Artikelbeschreibung
Die zunehmende Komplexität der VLSI-Designs und IC-Prozesstechnologien erhöht die Diskrepanz zwischen Design und Fertigung. Die Ähnlichkeit zwischen einer auf dem Wafer gefertigten und einer im Layout-Werkzeug entworfenen Schaltung wird schwächer. Prozessvariationen, Herstellungsfehler usw. bilden neue Kostenengpässe (Durchlaufzeit, Produktivität), wenn wir in das Zeitalter der VLSI im Nanometerbereich eintreten. Dies motiviert die Forschung zur Verbesserung der Vorhersagbarkeit und der Ausbeute der VLSI-Fertigung sowie zu entwurfstechnischen Mitteln zur Überwindung von Prozessvariationen und lithografischen Fehlern. Ein CMP und andere Herstellungsschritte bei VLSI im tiefen Submikrometerbereich haben je nach lokalen Eigenschaften des Layouts unterschiedliche Auswirkungen auf die Bauelement- und Verbindungseigenschaften. Zur Verbesserung der Herstellbarkeit und Leistungsvorhersagbarkeit & zur Vereinheitlichung eines Layouts in Bezug auf vorgeschriebene Dichtekriterien werden "Dumm
y-Fill"-Geometrien in das Layout eingefügt. Die Vollchip-Dummy-Fill-Technik ist ein iterativer Prozess, der zeitaufwendig ist und die Größe des GDS erhöht.
Personeninformation
Khursheed, Afreen
Dr. Afreen erhielt 2005 einen B.E (E.C) mit Auszeichnung und 2005&M.Tech2009 einen B.E (E.C) mit Auszeichnung und Spezialisierung in VLSI&EMBEDDED SYSTEM von M.A.N.I.T, Bhopal. Sie erhielt einen Doktortitel in Nanowissenschaften und Ingenieurwesen vom M.A.N.I.T, Bhopal. Sie hat SCI-Publikationen und ist Gutachterin für internationale Zeitschriften.
Mehr von Khursheed, Afreen; Khursheed, Kavita
Bewertungen
Die Bewertungen werden vor ihrer Veröffentlichung nicht auf ihre Echtheit überprüft. Sie können daher auch von Verbrauchern stammen, die die bewerteten Produkte tatsächlich gar nicht erworben/genutzt haben.